Arbeitsgruppe Effiziente Eingebettete Systeme Hochschule Augsburg
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Der ParaNut-Prozessor

Beispiel-ParaNut Der ParaNut-Prozessor ist eine offene, skalierbare und RISC-V-kompatible Prozessor-Architektur für FPGA-basierte Systeme.

Das Kernelement der ParaNut-Architektur ist die spezielle Konzeption von Parallelisierung, das die Vorzüge von SIMD-Vektorisierung und Simultaneous Multithreading (SMT) in einer Architektur vereint. Gleichzeitig wird die Komplexität einer einzelnen Recheneinheit minimiert um benötigte Chipfläche und Energieverbrauch zu reduzieren. Techniken zur spekulativen Befehlsausführung werden generell vermieden um Energie zu sparen und den Prozessor robust gegen Sicherheitslücken zu machen.

Das Design wird aktuell in Lehre und Forschung eingesetzt. Zudem besteht die aktuelle Implementierung die RISC-V Compliance-Tests (RV32IM Befehlssatz) und ist damit kompatibel zur RISC-V Toolchain. Vorläufige Versuche auf einer Xilinx-7-Plattform mit dem CoreMark-Banchmark zeigen einen fast perfekten Speed-Up von 3,97 für einen 4-Kern-Prozessor und einen Speed-Up von 7,6 für einen ParaNut mit 8 Kernen.

Die ParaNut-Hardware ist komplett in SystemC modelliert. Die selbe Code-Basis wird sowohl für die Hardware-Synthese als auch für die Generierung eines Zyklus-genauen Befehlssatz-Simulators verwendet. Nur ein paar zeitkritische Module sind in VHDL modelliert. Dies stellt sicher, dass der Simulator das tatsächliche Verhalten der Hardware widerspiegelt. Der Simulator unterstützt die Entwicklung und das Debuggen sowohl von Hardware als auch von Software durch die Möglichkeit VCD-Trace-Dateien zu erstellen (um die internen Arbeitsabläufe im Prozessor zu inspizieren) und durch eine OpenOCD-kompatible Remote-Bitbang-Schnittstelle (RBB).

Partner:

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Übersichtsartikel zum Projekt (embedded world Conference 2020)
30.7.2020 - Michael Schäferling